嵌套方差分量对半导体电测试采样的影响

内联晶圆电测试(WET)通过对整个晶圆的测试结构进行测量，提供了半导体制造过程的早期读数。然而，解读这些数据可能具有挑战性。在许多情况下，在生产中只监视测试站点的一个示例。复杂的制造要求使问题进一步复杂化，因为一些操作是在给定晶圆上的子区域内迭代执行的，而另一些操作是一次在整个晶圆上运行的，还有一些操作是分批应用于晶圆上的。这导致了一种嵌套的方差结构，在这种结构下，不同的物理机制对站点到站点、晶片到晶片和批次到批次的变化表现出不同的敏感性。本文使用蒙特卡罗模拟来探索这些分层方差组件对WET性能感知的影响。