本文综述最近的工作旨在描述软件出错影响SRAM电路用散装FinFETs硅制作的。加速试验6 t进行平面和FinFET-based SRAM细胞暴露他们高能中子和α粒子。根据测试结果和模拟,作者表明,在FinFET设备软件出错率要低得多,因为鳍的几何限制电荷收集。

本文提出了一种nanoprobing方法,利用高速脉冲特征在SRAM细胞。作者描述了测试系统的基本设置和证明其使用six-transistor细胞失败。方法减少了故障定位时间和减少的可能性deprocessing过去的失败,因为测试是在金属化层1。位的反应的形式捕获模拟电流测量,导致失败的一个独特的签名。

参数分析SRAM细胞被广泛用于定位故障并分析设备故障,但pico-probing和位线所需的多路复用数据采集正变得越来越困难。本文解释了如何添加一个on-die低当量分析电路消除了这个问题。测量电路的简单性和潜在的使用一个已知的图书馆的曲线,使低收益分析的一个最多才多艺的DFT技术缓存故障隔离。

选择一个特定类型的存储器逻辑故障隔离技术失败需要了解可用的方法。在这篇文章中,作者回顾常见故障隔离技术和现在的一些案例研究,解释他们如何决定使用哪种技术。

三个案例研究涉及14 nm SRAM技术如何进步FIB浆纱切片和自上而下的分析可以补充nanoprobing和TEM断层扫描来确定失败的根源。在第一种情况下,内存失败是追溯到异常门概要文件。在第二种情况下,失败是由于金属线短,在第三个案例中,一个门缺陷。

桑迪亚国家实验室生产0.5µm CMOS集成电路使用本地的氧化硅(LOCOS)和浅槽隔离(STI)技术。程序基于老化和寿命测试被用于军事和空间应用的过程。代表从基线晶片很多ICs在陶瓷组装包和电测试之前,期间和之后老化和随后的生活测试。两种类型的ICs使用资格,256 k位存储器和微控制器核心。ICs超过600人通过资格测试用很少的失败,虽然最近,一群sram从开发晶片很多合并nonqualified过程通常有大量的失败在他们最初的电气测试后包装。本文描述了进行了调查,以确定这些失败的原因。

什穆策划始于1970年代初,仍然广泛使用在描述设备对各种参数性能。通常,什穆图频率或周期时间与电压测量装置。调试本文中描述关注问题(孔)在什穆图发现而设计一个637 - mhz处理器。这个问题有两个不同的阶段的微处理器设计迁移从一个年长的CMOS工艺技术更新,更快。解决这个问题,本文解释说,需要先进的过程/ DFT(设计调试/测试)设计技术和FIB电路编辑来解决。

本文解释如何添加FIB可调电路在集成电路的关键路径可以缓解期间遇到的一些挑战的混合信号asic实现。它向读者介绍的实现一个特定的数字ASIC,解释在哪里以及如何FIB可调电路被用来克服困难,解决问题,实现一个功能齐全的芯片,满足所有系统规范设计的第一遍。

扫描电容显微术(SCM)和nanoprobing晶体管级隔离和理解失败的关键工具。在这个案例研究中,SCM和nanoprobing是用来确定簇状的电特性的失败后14 nm SOI FinFET存储器标准FIB截面成像未能透露任何可见的缺陷。

最近的工作与商业仪器基于鱿鱼传感器成像表明,磁场可以非常有效地隔离缺陷短裤在包和死亡。这种技术尤其有益埋在金属层的缺陷时,Si,或者封装材料。这些缺陷可以成像的粗定位没有任何deprocessing样本。鱿鱼传感器能产生弱电流图像即使在背景电流的存在五个数量级的强大。这种高灵敏度还支持有效与电流远低于热成像技术。

本文提出了一个完整的商业模式失效分析(FA)作为高科技提供者在微电子学的世界。第一部分介绍了此类模型的基础。它始于一个业务流程的定义,然后分析流动。最后,基于关键性能指标(KPI)的操作。本文的第二部分将会出现在接下来的EDFA的问题,并将解决这样一个模型的实现在足总实验室。讨论工作量和周期的相互依赖关系——管道管理。这将打开通往定量目标设置与客户协议。一个完整的系统构建一个数据库,可以计算所有参数的FA实验室完全适应客户的需求。这样一个数据库作为参考实验室和代表最好的足总练习。

政府和军方ICs商业同行一样,受到严峻的成本,性能和上市时间的要求。他们还必须严格遵守一生、可靠性和辐射硬度标准。在应对这些挑战对于内部应用程序,桑迪亚国家实验室的工程师们开发了一种抗辐射的结构化ASIC的平台。在这篇文章中,他们描述了平台的设计和开发,对FA和测试相关的挑战。

本文描述了一个硬件计量指纹技术,称为memometer,解决供应链的完整性问题现场可编程门阵列(fpga)。memometer是身体unclonable函数(PUF)基于cross-coupled查找表,克服了制造业内存接通电源的预设。指纹不仅是独特的,而且可靠的平均汉明距离接近理想值的50% (interchip)和0% (intrachip)。而不是一个指纹设备,memometer提供了数以百计的潜力更多。

样品制备是掺杂剂的关键一步FinFET设备的分析,特别是针对个体的鳍。本文描述了一种样品制备技术基于低能,过一定离子铣和显示它最小化表面无定形化,提高了扫描电容显微术(SCM)信号代表当地活跃的掺杂剂浓度。

本文解释如何在线扫描链的成功率逻辑宏可以为某些类型的近一倍的帮助下失败激光成像和激光电压电压探测。作者提供的背景资料LVI LVP,和扫描链逻辑宏并展示如何使用它们来诊断跳过测试,钟表式,软single-latch失败。

本文评估的功能失效分析技术在65纳米CMOS集成电路。电压的对比,它演示了使用OBIRCH塞贝克效应成像,扫描电镜和透射电镜技术,和浆纱切片FIB失败如介质击穿、开放和电阻通过,空洞,短裤,分层,栅氧化层缺陷。

本文介绍了一种成品率驱动的方法描述集成电路逻辑故障在晶圆级和提供了几个案例来演示它的多功能性和评估其价值。

好的比坏的死在生产晶圆的范围可以从低于10%到超过90%,根据过程和设计的复杂性。本文概述的建模方法用于预测晶片产量。它解释了如何占相对电路复杂性,集群系统和随机缺陷,缺陷。正如这篇文章中的例子所显示的,只有一个基本的了解收益率模型,读者可以预期收益的损失估计和识别异常产生结果,对于一个给定的设计。

ICs用于便携设备经常使用reverse-body限制泄漏电流的偏差(非本征基极电阻)模式。支持非本征基极电阻电路的复杂性在集成电路特性和调试带来了挑战。本文讨论问题的性质和解释如何确定的电路操作违规body-biased条件使用标准的调试工具和简单的修改。它描述了一些bug发现在实际的考试并解释它们是如何诊断的痕迹分析的i - v曲线和红外发射显微镜(IREM)图像。

倒装芯片封装的反方向死使它容易受到光从背后攻击。本文讨论的本质脆弱性,评估光学检验工具和技术构成的威胁,并提供洞察有效对策。