本文简要介绍了透硅通孔技术，这是一种系统级架构，其中多层平面器件堆叠在一起，在垂直和横向方向上运行互连。讨论了一些不同的制造工艺以及相关的挑战。

机械弯曲强度测量是陶瓷衬底包装设计质量筛选过程的一部分，揭示了两种衬底之间的显著差异，这不能归因于组成材料或结构厚度的影响。进行了结构分析，以产生一种假设，即金属过孔没有在结构上粘附到陶瓷孔上，从而导致应力集中，降低了基底的弯曲强度。在这个详细的案例研究中，作者解释了他们如何使用FEA计算应力集中因子，光学显微镜检查断口表面，电子能谱确定化学成分来证明他们的假设。成功的结果证明了强度标准作为电子封装衬底质量评估的研究工具的价值。

磁场成像被证明是半导体故障分析师和测试工程师的一个有价值的工具。它的主要优点之一是不需要样品制备或反处理，因为磁场可以穿过ic和器件封装中使用的大多数材料。本文讨论了磁场成像的理论和实际限制，并演示了它在绘制电流密度和确定载流导体的位置和深度方面的使用。

这主要FA技术专栏描述了一个简单而廉价的解决方案，从具有大纵横比通孔的蚀刻晶圆制备TEM横截面样品。

半导体行业继续按照摩尔定律扩展微电子，因为集成电路的最小特征尺寸已经从1993年的800纳米下降到2003年的90纳米，再到今天的22纳米。此外，制造技术的进步还包括3d封装，将多个骰子以不同的配置堆叠，以及使用过硅孔或过氧化物孔连接不同骰子层的3d集成电路。智能高级研究项目活动(IARPA)电路分析工具(CAT)项目正在开发工具和技术，以确保美国政府具备在未来技术节点上进行电路分析的能力，特别是在22纳米及以上的技术节点上，以及使用先进封装技术组装的芯片。本专栏描述CAT计划的活动和目标。

电阻互连是一种软故障，使用现有的背面方法很难找到，而对于倒装芯片封装，替代的正面方法几乎没有帮助。为了应对这一挑战，一组工程师开发了一种新方法，利用电阻加热的影响，从模具两侧直接定位有缺陷的过孔、触点和导体。在这篇文章中，他们讨论了他们的新方法的基本原理，并演示了它在两个ic上的应用，其中发现了各种电阻互连故障。

内联晶圆电测试(WET)通过对整个晶圆的测试结构进行测量，提供了半导体制造过程的早期读数。然而，解读这些数据可能具有挑战性。在许多情况下，在生产中只监视测试站点的一个示例。复杂的制造要求使问题进一步复杂化，因为一些操作是在给定晶圆上的子区域内迭代执行的，而另一些操作是一次在整个晶圆上运行的，还有一些操作是分批应用于晶圆上的。这导致了一种嵌套的方差结构，在这种结构下，不同的物理机制对站点到站点、晶片到晶片和批次到批次的变化表现出不同的敏感性。本文使用蒙特卡罗模拟来探索这些分层方差组件对WET性能感知的影响。

基于sem的特征提取工具用于设计验证和失效分析的进一步发展取决于可靠的样品制备方法。本文介绍了如何适应130nm技术的去层框架，并将其应用于45 nm SPI模块，该模块由11层金属层、10层通孔层、两层多晶硅和一个有源硅层组成。它解释了如何使用不同的抛光和蚀刻方法来暴露每一层，并为SEM成像和随后的特征提取提供足够的对比度。通过组合代表每一层的多边形集合，重建了设备的完整设计，如图所示。

电子设备故障分析通常从电气测试开始，然后通过光学显微镜进行视觉检查，然后在扫描电子显微镜中进行检查。当成像显示需要确定材料的组成、缺陷和可疑污染物时，SEM产生的电子束可用于获取必要的信息。正如这篇文章所解释的，这是能量色散x射线能谱(EDS或EDX)方法背后的基本概念，也是其广泛使用的关键。此外，本文还举了三个例子，说明SEM/EDS测量如何帮助故障分析人员识别模具样品上的人为污染物，确定晶圆片上薄膜层中嵌入的颗粒的来源，并得出焊料模连接预成形中的铅飞溅导致线键合上升的结论。

处理纳米级集成电路中的定时故障需要对关键定时路径、噪声机制、过程可变性、定时规则以及随机参数值和分布的统计相互作用有更深入的理解。本文研究了在元件和系统级别上影响纳米时序的因素。它回顾了纳米级逻辑门、锁存器、边缘触发触发器、时钟及其互连、电阻通孔和管道结构的定时特性。它还讨论了确定关键定时路径和纳米定时故障的根本原因所涉及的挑战。

本文介绍了分析印刷电路板组装故障的最佳实践和程序。它讨论了静电放电和电气超应力的作用，球栅阵列和埋通孔的日益复杂，与无铅焊接工艺相关的挑战，以及流入我们的供应线的假冒组件引起的问题。它还包括故障分析人员可用的工具的摘要，以及如何最好地使用它们

本文评估了失效分析技术在65纳米CMOS集成电路中的性能。它演示了使用OBIRCH，电压对比，塞贝克效应成像，SEM和TEM技术，以及故障的FIB截面，如介电击穿，开放和电阻通孔，空隙，短路，分层和栅氧化缺陷。

本文讨论了纳米CMOS芯片中卡开故障(SOFs)的原因和影响。它解决了检测和定位的挑战，并解释了电阻接触和通孔以及大马士革铜工艺的使用是如何导致这一问题的。它还讨论了降低SOF失败可能性的布局技术。

3-D硅集成技术即将投入使用。3-D硅集成与3-D封装的不同之处在于，3-D封装涉及整个封装的芯片，每个芯片仍然可以在整个制造和组装过程中单独测试，例如在晶圆测试、封装前后、集成到复杂的芯片组装前后。因此，用于测试、调试和验证多芯片模块的方法通常可以扩展到3-D封装空间。对于使用穿硅通道的三维硅集成，问题是调试或测试对堆栈中单个芯片的访问。本文报告了IEEE P1838工作组为开发每个模具标准所做的努力。

随着3D集成封装的出现，由于其复杂的布局、不同的材料、不断缩小的尺寸和紧密的配合，故障分析变得越来越困难。本文演示了几种FA技术，包括高频扫描声学显微镜，锁定热成像，以及结合等离子离子蚀刻或激光消融的FIB横截面。详细的案例研究展示了如何使用各种方法来分析不同材料之间的键合完整性，芯片到芯片的接口结构，埋藏互连缺陷，以及器件或封装级别的过硅孔。

2.5 d封装解决方案的开发步伐似乎正在加快，因为采用3D穿硅通孔(TSV)技术的时间表继续下滑。本专栏讨论了2.5 d或中间体封装技术的最新进展以及越来越多的应用。

本文讨论了热反射成像的设置和使用，这是一种空间分辨率在亚微米范围和时间分辨率可达数十纳秒的热成像技术。它描述了热反射测量的基本物理和优点和局限性的方法。本文还举例说明了热反射成像如何用于高功率晶体管、静电放电器件和铜通孔的热表征、设计优化和可靠性分析。

本文评估了在开发和实现通硅通硅(TSV)技术方面所取得的进展，尚未完成的工作，以及与潜在失效机制相关的挑战。

本文讨论了虚拟已知良好设备(VKGD)的概念，以及如何将其用于高级3D封装的开发。它解释说，VKGD本质上是一个IC封装的电磁模型，包括凸点、插入体和过硅孔。这些模型与反射测量数据结合使用，可以帮助工程师在IC封装开发的早期阶段隔离故障，大大缩短周期时间。

在过去的40年里，半导体行业一直遵循摩尔定律。然而，晶体管性能的提高将是有限的，设计师将不会看到频率每两年翻一番。对提高性能和进一步小型化的需求推动了先进封装解决方案的发展，如扇入晶圆级芯片级封装、扇出晶圆级封装、线键合堆叠骰子和封装对封装。这些技术被用于大规模生产，并在形状因素方面提供了显著的好处，但可能无法在模对模带宽方面提供所需的改进。最近，三维集成电路(ic)采用垂直穿过硅孔(tsv)连接每个模具被提出。它是现有的包对包和包中系统过程的替代解决方案。本专栏讨论了实现新的TSV技术的一些挑战。